特征
快速吞吐量：1 MSPS
规定用于2.35 V至5.25 V的VDD
低功率
3.6 mW，1 MSPS，3 V电源
12.5 mW，1 MSPS，5 V电源
宽输入带宽
输入频率为100 kHz时，信噪比为71 dB
灵活的电源/串行时钟速度管理
无管道延迟
高速串行接口
SPI®/QSPI™/微丝™/DSP兼容
待机模式：最大1μA
6线SC70封装
8-引线MSOP封装
适合汽车应用
应用
电池供电系统
个人数字助理
医疗器械
移动通信
仪表和控制系统
数据采集系统
高速调制解调器
光学传感器
一般说明
AD7476A/AD7477A/AD7478A分别是12位、10位和8位高速、低功耗、逐次逼近模数转换器（ADC）。这些部件的工作电压为2.35伏至5.25伏，吞吐率高达1毫秒/秒。这些部件包含一个低噪声，宽频带跟踪和保持放大器，可以处理超过13兆赫的输入频率。转换过程和数据采集由CS和串行时钟控制，允许设备与微处理器或DSP接口。
输入信号在CS下降沿采样，转换也在此时启动。没有与部件相关的管道延迟。AD7476A/AD7477A/AD7478A采用先进的设计技术，以高吞吐量实现低功耗。部件的参考从VDD内部获�。栽市鞟DC具有最宽的动态输入范围。因此，该部件的模拟输入范围为0 V至VDD。转换率由SCLK决定。
产品亮点
1、 SC70包中的第一个12位/10位/8位ADC。
2、 高吞吐量，低功耗。
3、 灵活的电源/串行时钟速度管理。转换率由串行时钟决定，允许通过串行时钟速度的增加来减少转换时间。这允许在不使用断电模式时降低平均功耗正在转换。部件还具有断电模式，以在较低的吞吐量下最大限度地提高功率效率。在断电模式下，电流消耗最大为1μA，通常为50毫安。
4、 源于电源的参考。
5、 无管道延迟。这些部件采用标准逐次逼近ADC，通过CS输入和一次性转换控制精确控制采样瞬间。
功能框图
时序图
定时示例1
fSCLK=20 MHz，吞吐量为1 MSPS，周期时间为：
其中：
t2=10纳秒分钟，剩下的tACQ为365纳秒。这365 ns满足了tACQ 250 ns的要求。
从图4可以看出，tACQ包括：
式中：t8=36 ns最大值。这允许tQUIET的值为204 ns，满足50 ns的最低要求。
定时示例2
fSCLK=5 MHz，吞吐量为315 kSPS，则循环时间为：
式中：t2=10 ns min，则tACQ为664 ns。这664ns满足了tACQ的250ns要求。
从图4可以看出，tACQ包括：
这允许tQUIET的值为128 ns，满足50 ns的最低要求。
在这个例子中，以及其他较慢的时钟值，信号可能已经在转换完成之前被获�。侨匀恍枰谧恢淞舫�50ns的最小值。在实施例2中，在图4中大约C点处完全获取信号。
典型性能特征
图7、图8和图9分别显示了AD7476A、AD7477A和AD7478A在1 MSPS采样率和100 kHz输入频率下的典型FFT图。图10显示了AD7476A在1毫秒/秒、SCLK频率为20兆赫时，各种电源电压的信噪比性能与输入频率的关系。
图11和图12显示了AD7476A的INL和DNL性能。图13显示了在使用3.6 V电源电压并以1 MSPS的速率采样时，不同源阻抗的总谐波失真与模拟输入频率的关系图（参见模拟输入部分）。图14所示为各种电源电压下的总谐波失真与模拟输入信号频率的关系图，而采样频率为20mhz，频率为1msps。
术语
积分非线性(INL)
INL是通过ADC传输函数端点的直线的最大偏差。对于AD7476A/AD7477A/AD7478A，传输函数的端点为零刻度（低于第一个代码转换1 LSB）和满刻度（在最后一个代码转换上方1LSB）。
微分非线性（DNL）
DNL是ADC中任何两个相邻代码之间的测量值与理想的1 LSB变化之间的差值。
偏移误差
这是第一个代码转换（00。000）至（00。001）从理想状态出发，即AGND+1lsb。
增益误差
这是最后一次代码转换的偏差（111。到110。111）从理想情况下，即VREF–1 LSB（偏移误差调整后）。
跟踪并保持采集时间
跟踪保持放大器在转换结束时返回到跟踪模式。跟踪保持采集时间是转换结束后，跟踪保持放大器输出达到其最终值所需的时间，在±0.5 LSB内。有关更多详细信息，请参阅串行接口部分。
信噪比
这是在ADC输出端测得的信号与-（噪声+失真）之比。信号是基波的均方根振幅。噪声是所有非基本信号的总和，不超过采样频率的一半（fS/2），不包括直流电。该比率取决于数字化过程中量化电平的数量；电平越多，量化噪声越小。对于具有正弦波输入的理想N位转换器，理论信噪比由信噪比（噪声+失真）=（6.02n+1.76）dB给出。因此，12位转换器为74 dB，10位转换器为62 dB，8位转换器为50 dB。
总未调整误差（TUE）
这是一个包括增益、线性度和偏移误差的综合规范。
总谐波失真（THD）
总谐波失真是谐波的均方根和与基波的比值。它被定义为：
式中，V1是基波的均方根振幅，V2、V3、V4、V5和V6是第二次到第六次谐波的均方根振幅。
峰值谐波或杂散噪声（SFDR）
峰值谐波或杂散噪声定义为ADC输出频谱中下一个最大分量的均方根值（小于等于fS/2，不包括直流电）与基波的均方根值之比。通常，本规范的值由频谱中最大的谐波决定。对于谐波埋入噪声层的adc来说，这是一个噪声峰值。
互调失真
输入由两个频率（fa和fb）的正弦波组成，任何具有非线性的有源器件都会在mfa、nfb的和频和差频下产生畸变产物，其中m和n=0、1、2、3，依此类推。互调失真项是指m和n都不等于零的项。例如，二阶项包括（fa+fb）和（fa-fb），三阶项包括（2fa+fb）、（2fa-fb）、（fa+2fb）和（fa-2fb）。
AD7476A/AD7477A/AD7478A使用CCIF标准进行测试，其中使用两个输入频率（参见规范部分中的fa和fb）。在这种情况下，二阶项的频率通常与原始正弦波相距甚远，而三阶项的频率通常接近输入频率。因此，二阶和三阶项是分开指定的。互调失真的计算是根据THD规范进行的，其中它是单个失真产物的均方根和与以分贝表示的基本原理之和的均方根振幅之比。
操作理论
电路信息
AD7476A/AD7477A/AD7478A速度快，功率�。直鹞�12-/10-/8位单电源模数转换器（ADC）。这些部件可以在2.35伏到5.25伏的电源下工作。当AD7476A/AD7477A/AD7478A由5伏或3伏电源供电时，当配备20兆赫时钟时，其吞吐量可达到1毫秒/秒。AD7476A/AD7477A/AD7478A为用户提供了一个单芯片、跟踪和保持ADC和一个串行接口，安装在一个微型6线SC70或8线MSOP封装中，为用户提供了比其他解决方案更大的节省空间的优势。串行时钟输入从部件访问数据，但也为逐次逼近ADC提供时钟源。模拟输入范围为0V到VDD。ADC不需要外部参考或片上参考。AD7476A/AD7477A/AD7478A的基准源于电源，因此提供了最宽的动态输入范围。AD7476A/AD7477A/AD7478A还具有断电选项，允许在转换之间节省电源。断电功能通过标准串行接口实现，如操作模式部分所述。
转换器操作
AD7476A/AD7477A/AD7478A是基于电荷再分配DAC的逐次逼近型模数转换器。图15和图16显示了ADC的简化示意图。图15显示了采集阶段的ADC。SW2闭合，SW1处于位置A，比较器保持在平衡状态，采样电容器采集VIN上的信号。
当ADC开始转换时（见图16），SW2打开，SW1移动到位置B，导致比较器变得不平衡。控制逻辑和电荷再分配DAC用于从采样电容器中增减固定量的电荷，以使比较器回到平衡状态。当比较器重新平衡时，转换完成。控制逻辑产生ADC输出代码。图17显示了ADC传输函数。
ADC传递函数
AD7476A/AD7477A/AD7478A的输出编码是直接二进制的。设计的代码转换发生在连续的整数LSB值处，即1 LSB、2 LSB，依此类推。AD7476A的LSB大小为VDD/4096，AD7477A为VDD/1024，AD7478A为VDD/256。AD7476A/AD7477A/AD7478A的理想传输特性如图17所示。
典型接线图
图18显示了AD7476A/AD7477A/AD7478A的典型连接图。VREF是从VDD内部获取的，因此，VDD应该很好地解耦。这提供了0 V到VDD的模拟输入范围。转换结果以16位字输出，其中有四个前导零，后跟12位、10位或8位结果的MSB。来自AD7477A的10位结果后跟两个尾随零，AD7478A的8位结果后跟四个尾随零。或者，由于AD7476A/AD7477A/AD7478A所需的电源电流非常低，因此可以使用精密基准作为AD7476A/AD7477A/AD7478A的电源。REF19x电压基准（REF195用于5V或REF193用于3V）可用于向ADC提供所需电压（见图18）。如果电源非常嘈杂，或者系统电源电压不是5 V或3 V（例如，15 V），则此配置特别有用。
REF19x向AD7476A/AD7477A/AD7478A输出稳定电压。如果使用低压差REF193，则需要向AD7476A/AD7477A/AD7478A供电的电流通常为1.2 mA。当ADC以1 MSPS的速率转换时，REF193需要向AD7476A/AD7477A/AD7478A。REF193的负载调节通常为10 ppm/mA（VS=5 V），由此产生的1.7 mA的误差为17 ppm（51μV）。这对应于REF193中VDD=3V的AD7476A的0.069 LSB错误，AD7477A的0.017 LSB错误，AD7478A的0.0043 LSB错误。
对于需要考虑功耗的应用，请使用ADC的断电模式和REF19x参考的休眠模式来提高电源性能。参见“操作模式”一节。
表7提供了在相同的设置条件下，在室温下用作100 kHz输入音调的VDD源的典型性能数据。
模拟量输入
图19显示了AD7476A/AD7477A/AD7478A模拟输入结构的等效电路。两个二极管D1和D2为模拟输入提供ESD保护。必须注意确保模拟输入信号不会超过电源轨300毫伏。这会导致二极管正向偏压，并开始向基板传导电流。这些二极管在不会对零件造成不可逆损坏的情况下可以传导的最大电流为10毫安。图19中的电容器C1通常约为6 pF，主要归因于管脚电容。电阻器R1是由开关的导通电阻组成的集中元件。该电阻通常约为100Ω。电容器C2是ADC采样电容器，通常具有20pf的电容。
对于交流应用，建议使用相关模拟输入引脚上的带通滤波器，从模拟输入信号中移除高频分量。在谐波失真和信噪比非常重要的应用中，从低阻抗源驱动模拟输入。大的源阻抗会显著影响ADC的交流性能，因此需要使用输入缓冲放大器。运算放大器的选择是特定应用的函数。
表8提供了在相同设置条件下，在室温下使用各种运算放大器作为输入缓冲器的典型性能数据。
当没有放大器用于驱动模拟输入时，将源阻抗限制在低值。最大源阻抗取决于可容忍的总谐波失真（THD）量。THD随着源阻抗的增加而增加，降低了性能（见图13）。
数字输入
应用于AD7476A/AD7477A/AD7478A的数字输入不受限制模拟输入的最大额定值的限制。相反，应用的数字输入可以达到7V，并且不像模拟输入那样受到VDD+0.3V限制的限制。例如，如果使用3 V的VDD操作AD7476A/AD7477A/AD7478A，则在数字输入上使用5 V逻辑电平。但是，请注意，当VDD=3v时，SDATA上的数据输出仍然具有3v逻辑电平。SCLK和CS不受VDD+0.3v限制的另一个优点是避免了电源排序问题。如果在VDD之前应用CS或SCLK，则不会出现锁存风险，因为在VDD之前应用大于0.3V的信号时，模拟输入会出现闭锁。
操作模式
AD7476A/AD7477A/AD7478A的工作模式是通过在转换期间控制CS信号的（逻辑）状态来选择的。有两种可能的操作模式：正�：投系�。转换启动后CS拉高的点决定了AD7476A/AD7477A/AD7478A是否进入断电模式。类似地，如果已经断电，CS可以控制设备是恢复正常运行还是保持断电。这些操作模式旨在提供灵活的电源管理选项。可以选择这些选项来优化功耗/吞吐量比率，以满足不同的应用需求。
正常模式
此模式旨在获得最快的吞吐量性能。在正常模式下，用户不必担心任何通电时间，因为AD7476A/AD7477A/AD7478A始终保持满功率。图20显示了AD7476A/AD7477A/AD7478A在该模式下的工作原理图。转换在CS的下降沿启动，如串行接口部分所述。为了确保部件始终保持完全通电，CS必须保持在低位，直到CS下降沿后经过至少10个SCLK下降沿。如果CS在第10个SCLK下降沿之后但在T转换结束之前的任何时候变高，则部件保持通电，但转换终止，SDATA返回到三个状态。对于AD7476A，需要16个串行时钟周期来完成转换并访问完整的转换结果。对于AD7477A和AD7478A，至少需要14和12个串行时钟周期才能完成转换并访问完整的转换结果。CS可以在下一次转换前高怠速或低怠速，直到CS在下一次转换之前返回高电平（实际上是怠速CS low）。一旦数据传输完成（SDATA已返回三个状态），在安静时间tQUIET结束后，通过再次使CS变低，可以启动另一个转换。
断电模式
此模式适用于要求较低吞吐量的应用程序；在每次转换之间关闭ADC电源，或者以高吞吐量执行一系列转换，然后在多个转换的这些突发之间关闭ADC一段相对较长的时间。当AD7476A/AD7477A/AD7478A处于断电状态时，所有模拟电路断电。要进入断电状态，转换过程必须中断，在SCLK的第二个下降沿之后和SCLK的第十个下降沿之前的任何地方使CS高，如图22所示。
一旦CS在SCLKs窗口中处于高位，部件进入断电状态，CS下降沿启动的转换终止，SDATA返回到三个状态。如果CS在第二个SCLK下降沿之前变高，则部件将保持在正常模式并且不会断电。这避免了由于CS线路故障而导致的意外断电。为了退出此操作模式并再次接通AD7476A/AD7477A/AD7478A的电源，执行虚拟转换。在CS的下降沿，设备开始通电，只要CS保持在较低水平，直到第10个SCLK下降沿之后，设备就会继续通电。一旦经过16个SCLK，并且下一次转换得到有效的数据结果，设备就会完全通电，如图24所示。如果在SCLK的第10个下降沿之前CS处于高位，则AD7476A/AD7477A/AD7478A将恢复断电状态。这避免了由于CS线路上的故障或CS较低时8个SCLK周期的意外突发而导致的意外加电。虽然设备可以在CS的下降沿开始通电，但只要它发生在第10个SCLK下降沿之前，它就会在CS的上升沿再次断电。
通电时间
AD7476A/AD7477A/AD7478A的通电时间为1μs，这意味着在SCLK的任何频率高达20mhz的情况下，一个虚拟周期始终足以允许设备通电。一旦虚拟循环完成，ADC将完全通电，并正确获取输入信号。静态时间tQUIET必须仍然允许从虚拟转换到CS的下一个下降沿后总线返回到三个状态的点。当以1 MSPS的吞吐量运行时，AD7476A/AD7477A/AD7478A通电并在一个虚拟周期（即1μs）内获取0.5 LSB内的信号。
如图22所示，当以虚拟循环从断电模式通电时，在部件断电时处于保持模式的跟踪和保持在CS下降沿后接收到的第一个SCLK边缘之后返回到跟踪模式。如图22中的A点所示。尽管在任何SCLK频率下，一个虚拟周期足以为设备通电并获取VIN，但并不一定意味着必须始终经过16个SCLK的完整虚拟周期才能通电并完全获取VIN；1μs足以通电设备并获取输入信号。例如，如果将5 MHz SCLK频率应用于ADC，则周期时间变为3.2μs。在一个虚拟周期（3.2μs）中，部件通电并且VIN完全获取。然而，在使用5 MHz SCLK的1μs之后，只会经过5个SCLK周期。在这个阶段，ADC将完全通电并获取信号。在这种情况下，在第10次SCLK下降沿后，CS可以被调高，并在一段时间后再次降低，tQUIET，以启动转换。
当电源首次应用于AD7476A/AD7477A/AD7478A时，ADC可在断电或正常模式下通电。因此，最好允许虚拟循环过去，以确保零件在尝试有效转换之前完全通电。同样地，如果打算在不使用时将部件保持在断电模式，并且用户希望部件在断电模式下通电，则可以使用虚拟循环来通过执行如图22所示的循环来确保设备处于断电状态。一旦向AD7476A/AD7477A/AD7478A供电，通电时间与从断电模式通电的时间相同。如果部件在正常模式下通电，则完全通电大约需要1μs。在执行虚拟循环之前，无需等待1μs，以确保所需的操作模式。
相反，在向ADC供电后，可以直接发生假周期。如果第一次有效转换是在虚拟转换之后直接执行的，则必须注意确保有足够的采集时间。如前所述，当从断电模式通电时，部件返回到CS下降沿之后应用的第一个SCLK边缘的轨迹。然而，当ADC在通电后开始通电时，跟踪和保持已经在跟踪中。这意味着，假设有设备监测ADC电源电流，如果ADC在所需的操作模式下通电，因此不需要假周期来改变模式，则无需假周期来放置轨道并保持在轨道上。
功率与吞吐量
通过在不转换时使用AD7476A/AD7477A/AD7478A上的断电模式，ADC的平均功耗在较低的吞吐量下降低。图23显示，随着吞吐量的降低，设备保持断电状态的时间更长，并且随着时间的推移，平均功耗也相应降低。
例如，如果AD7476A/AD7477A/AD7478A以100ksps的吞吐量和20mhz的SCLK（VDD=5v）的连续采样模式工作，并且设备在转换之间处于断电模式，则功耗计算如下：
正常运行时的功耗为17.5mw（VDD=5v）。如果通电时间是一个虚拟循环，也就是说，1μs，剩余的转换时间为另一个周期，即1μs，则在每个转换周期中，AD7476A/AD7477A/AD7478A耗散17.5mw，持续2μs。
如果吞吐量为100ksps，循环时间为10μs，则每个周期消耗的平均功率为（2/10）×（17.5mw）=3.5mw。
如果VDD=3v，SCLK=20mhz，并且设备在转换之间再次处于断电模式，则正常操作期间的功耗为5.1mw。因此，在每个转换周期中，AD7576A/AD7477A/AD8478A消耗5.1mw，持续2μs。在吞吐量为100ksps的情况下，每个周期消耗的平均功率为（2/10）×（5.1mw）=1.02mw。
图23显示了在使用5V和3V电源的转换之间使用断电模式时的功率与吞吐量。断电模式用于大约333 kSPS或更低的吞吐量，因为在较高的采样率下，断电模式不会产生任何节能效果。
串行接口
图24、图25和图26分别显示了与AD7476A、AD7477A和AD7478A串行接口的详细时序图。串行时钟提供转换时钟，并在转换期间控制来自AD7476A/AD7477A/AD7478A的信息传输。
CS信号启动数据传输和转换过程。
CS的下降沿将跟踪和保持置于保持模式，并使总线退出三种状态；此时对模拟输入进行采样。此外，转换在此时启动。
对于AD7476A，转换需要16个SCLK周期才能完成。一旦经过13个SCLK下降沿，trackand hold回到下一个SCLK上升沿上的轨道，如图24中B点所示。在第16个SCLK下降沿上，SDATA线返回到三个状态。如果上升的边缘CS发生在16个SCLK之前，转换终止，SDATA线路返回到3个状态；否则，SDATA在第16个SCLK下降沿返回到3个状态，如图24所示。执行转换过程和从AD7476A访问数据需要16个串行时钟周期。
对于AD7477A，转换需要14个SCLK周期才能完成。一旦13个SCLK下降沿已经过去，trackand hold将回到下一个上升沿的轨迹，如图所示在图25中的B点。如果CS上升沿出现在14个SCLK之前，则转换终止，SDATA线路返回到三个状态。如果循环中考虑了16个SCLK，则SDATA在第16个SCLK下降沿返回到3个状态，如图25所示。
对于AD7478A，转换需要12个SCLK周期才能完成。跟踪保持在第11个下降沿后回到上升沿上的轨道，如图26中B点所示。如果CS上升沿出现在12个SCLK之前，则转换终止，SDATA线路回到3 状态。如果在循环中考虑16个SCLK，则SDATA在第16个SCLK下降沿返回到3个状态，如图26所示。
CS进入低时钟，第一个前导零被微控制器或DSP读入。然后，从第二个前导零开始的后续SCLK下降沿对剩余数据进行时钟输出。因此，串行时钟上的第一下降时钟边缘具有提供的第一前导零并且还时钟输出第二前导零。对于AD7476A，数据传输中的最后一位在第16个下降沿有效，已经在前一个下降沿（第15个）下降沿计时。
在具有较慢SCLK的应用中，可以在每个SCLK上升沿上读入数据。在这种情况下，SCLK的第一下降沿时钟输出第二超前零点，该零点可在第一上升沿读取。然而，当CS走低时被打掉的第一个前导零将会丢失，除非在第一个下降沿没有读取。SCLK的第15个下降沿时钟出最后一个位，可以在第15个上升SCLK边缘读取。
如果CS在一个SCLK下降沿之后下降，则CS会像以前一样时钟输出第一个前导零，并且可以在SCLK上升沿中读取。下一个SCLK下降沿时钟输出第二个前导零，并且可以在下一个上升沿读取。
12 SCLK周期串行接口中的AD7478A
对于AD7478A，如果在提供了4个前导零和8个转换位后，在第12个上升沿使CS处于高位，则该部件可以达到1.2msps的吞吐量。对于AD7478A，跟踪和保持回到第11上升沿的轨道。在这种情况下，fSCLK=20 MHz和1.2 MSPS的吞吐量提供了：
t2=10 ns min时，tACQ为298 ns。这298ns满足了tACQ的225 ns要求。
从图27可以看出，tACQ包括：
式中t8=36 ns最大值。
这允许tQUIET的值为237 ns，满足50 ns的最低要求。
微处理器接口
AD7476A/AD7477A/AD7478A上的串行接口允许部件直接连接到各种不同的微处理器上。本节介绍如何将AD7476A/AD7477A/AD7478A与一些更常见的微控制器和DSP串行接口协议相连接。
AD7476A/AD7477A/AD7478A至TMS320C541接口
TMS320C541上的串行接口使用连续的串行时钟和帧同步信号与外围设备（如AD7476A/AD7477A/AD7478A）同步数据传输操作。CS输入允许TMS320C541和AD7476A/AD7477A/AD7478A之间的接口，而无需任何粘合逻辑。TMS320C541的串行端口设置为在突发模式下工作（串行端口控制寄存器SPC中的FSM=1），内部串行时钟CLKX（SPC寄存器中的MCM=1）和内部帧信号（SPC寄存器中的TXM=1），因此这两个引脚都配置为输出。对于AD7476A，将字长度设置为16位（SPC寄存器中FO=0）。此DSP只允许字长为16位或8位的帧。因此，在需要14位和12位的AD7477A和AD7478A的情况下，FO位被设置为16位。这意味着要获得转换结果，需要16个sclk。在这两种情况下，剩余的sclk会将尾随的0打掉。对于AD7477A，两个尾随零在最后两个时钟周期内被时钟输出；对于AD7478A，四个尾随零被时钟输出。
总之，SPC寄存器中的值为
FO = 0
FSM = 1
MCM = 1
TXM = 1
格式位FO可以设置为1，将字长度设置为8位，以便在AD7476A/AD7477A/AD7478A上实现断电模式。
连接图如图28所示。对于信号处理应用，必须从TMS320C541获得帧同步信号，以提供等距采样。
AD7476A/AD7477A/AD7478A至ADSP-218x接口
ADSP-218x系列DSP直接与AD7476A/AD7477A/AD7478A接口，无需任何粘合逻辑。按以下步骤设置运动控制寄存器：
TFSW=RFSW=1，交替帧
INVRFS=INVTFS=1，激活低帧信号
DTYPE=00，右对齐数据
ISCLK=1，内部串行时钟
TFSR=RFSR=1，为每个单词加上帧
IRFS=0，将RFS设置为输入
ITFS=1，将TFS设置为输出
SLEN=1111，16位用于AD7476A
SLEN=1101，AD7477A为14位
SLEN=1011，AD7478A为12位
要实现断电模式，请将SLEN设置为0111以发出8位SCLK突发。连接图如图29所示。ADSP-218x将运动的TFS和RFS捆绑在一起，TFS被设置为输出，RFS被设置为输入。DSP以交替成帧模式工作，运动控制寄存器按说明设置。在TFS上生成的帧同步信号与CS相关联，并且，与所有信号处理应用一样，需要等距采样。然而，在本例中，定时器中断用于控制ADC的采样率，并且在某些情况下，可能无法实现等距采样。
例如，定时器寄存器加载一个值，该值在所需的采样间隔内提供中断。当接收到中断时，用TFS/DT（ADC控制字）传输一个值。TFS控制RFS，从而控制数据的读取。串行时钟的频率设置在SCLKDIV寄存器中。当使用TFS发送指令时，即TX0=AX0，检查SCLK的状态。DSP等待，直到SCLK变高、变低和变高，然后传输开始。如果定时器和SCLK值的选择使得要发送的指令发生在SCLK的上升沿上或附近，则可以传输数据，也可以等到下一个时钟边缘。例如，ADSP-2111的主时钟频率为16mhz。如果用值3加载SCLKDIV寄存器，则获得2 MHz的SCLK，并且每一个SCLK周期将经过八个主时钟周期。如果定时器寄存器加载值803，则在中断之间以及随后的发送指令之间发生100.5 SCLK。当传输指令发生在SCLK边缘时，这种情况会导致非平衡采样。如果中断之间的sclk数是N的整数，则由DSP实现等距采样。
AD7476A/AD7477A/AD7478A至DSP563xx接口
图30中的连接图显示了AD7476A/AD7477A/AD7478A可以连接到摩托罗拉DSP563xx系列DSP的SSI（同步串行接口）。SSI在同步和正常模式下运行（控制寄存器B，CRB中SYN 1=和MOD=0），Tx和Rx内部生成字长帧同步（CRB中的位FSL1=0和位FSL0=0）。通过设置AD7476A的位WL2=0、位WL1=1和位WL0=0，将控制寄存器A（CRA）中的字长度设置为16。AD7478A的字长度可以设置为12位（WL2=0、WL1=0和WL0=1）。此DSP不提供14位字长选项，因此AD7477A字长设为16位元，与AD7476A相同。对于AD7477A，转换过程使用16个SCLK周期，最后两个时钟周期用两个尾随的零来填充16位字。
在AD7476A/AD7477A上执行断电模式/AD7478A，通过在CRA中设置位WL2=0，位WL1=0，位WL0=0，字长度可以更改为8位。CRB寄存器中的FSP位可以设置为1，这意味着帧变低，转换开始。同样，通过CRB寄存器中的位SCD2、位SCKD和位SHFD，它确定串行端口中的引脚SC2（帧同步信号）和引脚SCK被配置为输出，并首先移位MSB。
总而言之：
MOD = 0
SYN=1
WL2、WL1和WL0取决于字长
fs0和l0=l1
FSP=1，负帧同步
SCD2=1
SCKD=1
SHFD=0
注意，对于信号处理应用，来自DSP563xx的帧同步信号必须提供等距采样。
应用程序提示
接地及布置
设计容纳AD7476A/AD7477A/AD7478A的印刷电路板，使模拟和数字部分分开，并限制在电路板的某些区域内。这有助于使用容易分离的地平面。最小腐蚀技术通常对接地层最好，因为它提供了最好的屏蔽。只在一个地方连接数字和模拟地面。如果AD7476A/AD7477A/AD7478A位于多个设备需要AGND到DGND连接的系统中，请在其中一个设备上进行连接仅点，尽可能靠近AD7476A/AD7477A/AD7478A的星形接地点。
避免在设备下运行数字线，因为这些耦合噪声到模具上。允许模拟接地层在AD7476A/AD7477A/AD7478A下运行，以避免噪声耦合。在连接到AD7476A/AD7477A/AD7478A的电源线上使用尽可能大的迹线，以提供低阻抗路径，并减少故障对电源线的影响。用数字接地屏蔽时钟等快速开关信号，以避免将噪声辐射到电路板的其他部分，并且不要在模拟输入附近运行时钟信号。避免数字和模拟信号交叉。在棋盘的两边以直角画出轨迹。这减少了通过电路板的馈通效应。微带技术是目前为止最好的，但并不总是可以与双面板。在这种技术中，电路板的元件侧专用于接地层，而信号则放在焊料侧。
良好的解耦也非常重要。例如，使用680 nF 0805电容器将电源与GND断开。当在涉及元件尺寸的应用中使用SC70封装时，例如，可以使用220 nF 0603电容器。然而，在这种情况下，去耦可能不那么有效，导致大约0.3db的SINAD退化。为了从这些去耦元件中获得最佳性能，用户应努力将去耦电容器与VDD和GND引脚之间的距离保持在最小值，并将各自的引脚连接起来。图31和图32分别显示了SC70和MSOP封装的去耦电容器的建议位置。
如图32所示，对于MSOP封装，去耦电容器被放置在尽可能靠近IC的地方，与VDD和GND引脚的轨道长度很短。去耦电容器也可以放置在集成电路板正下方的印刷电路板下侧，在通孔连接的VDD和GND引脚之间。对于厚度超过标准1.6毫米的多氯联苯，不建议采用这种方法。最佳的性能是实现与去耦电容器在顶部的电路板旁边的IC。
同样，对于SC70封装，去耦电容器应尽可能靠近VDD和GND引脚。由于它的引脚，也就是说，VDD紧挨着GND，去耦电容器可以放置在离IC非常近的地方。去耦电容器可以直接放在VDD和GND管脚下的PCB底面，但是去耦电容器与IC在同一侧可以获得最佳性能。
评估AD7476A/AD7477A性能
评估板包包括一个完全组装和测试的评估板、文档和软件，用于通过EVAL-board控制器从PC控制板。EVAL-BOARD控制器可以与AD7476ACB/AD7477ACB评估板以及许多其他以CB标志符结尾的模拟设备评估板一起使用，演示/评估AD7476A/AD7477A的交流和直流性能。该软件允许用户在AD7476A/AD7477A上执行ac（快速傅立叶变换）和dc（代码直方图）测试。有关更多信息，请参阅评估板应用说明。
外形尺寸
1、 Z=符合RoHS的零件。
2、W=符合汽车应用要求。
3、 EVAL-AD7476ACBZ可作为独立评估板使用，也可与EVAL-CONTROL板一起使用，以进行评估/演示。
4、EVAL-CONTROL BRD2是一个完整的单元，允许PC控制所有以CB标识符结尾的模拟设备评估板并与之通信。要订购完整的评估套件，您需要订购特定的ADC评估板，例如EVAL-AD7476ACB、EVAL-CONTROLBRD2和12伏交流变压器。更多信息，请参阅相关评估委员会申请说明。
5、 这里的线性误差是指积分非线性。
6、 KS=SC70；RM=MSOP。
汽车产品
AD7476AWYRMZ、AD7476AWYRMZ-RL7、AD7477AWARMZ、AD7477AWARMZ-RL、AD7478AWARMZ和AD7478AWARMZ-RL型号可提供受控制造，以支持汽车应用的质量和可靠性要求。请注意，这些汽车型号的规格可能与商用车型不同；因此，设计师应仔细阅读本数据表的规格部分。只有所示的汽车级产品可用于汽车应用。请联系您当地的模拟设备客户代表以获取具体的产品订购信息，并获取这些型号的特定汽车可靠性报告。
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