特征
4台ADC装在一个包装中
编码串行数字输出，每个通道有ECC
片上温度传感器
−95 dB信道间串扰
信噪比=65 dBFS，AIN=85 MHz，250 MSPS
SFDR=77 dBc，AIN=85 MHz，250 MSPS
优良的线性度
DNL=±0.3 LSB（典型）
INL=±0.7 LSB（典型）
780 MHz全功率模拟带宽
功率耗散=每通道380兆瓦，250兆瓦/秒
1.25 V p-p输入电压范围，可调至1.5 V p-p
1.8 V电源操作
时钟占空比稳定器
串行端口接口具有断电模式
数字测试模式启用
可编程收割台
可编程引脚功能（PGMx、PDWN）
应用
通信接收机
电缆头端设备/M-CMTS
宽带无线电
无线基础设施收发器
雷达/军用航空航天子系统
试验设备
一般说明
AD9239是一个四位、12位、250 MSPS的模数转换器（ADC），具有片上温度传感器和高速串行接口。它的设计支持数字化高频，宽动态范围的信号，输入带宽高达780兆赫。输出数据被序列化并以包格式呈现，包括信道特定信息、编码样本和纠错代码。
ADC需要一个1.8V电源，输入时钟可以用正弦波、LVPECL、TTL或LVDS进行差分驱动。时钟占空比稳定器允许高性能在全速和广泛的时钟占空比范围。片上基准消除了外部解耦的需要，可以通过SPI控制进行调整。
支持多种断电和待机模式。当启用待机操作时，数字链路仍在运行时，ADC通常每个信道消耗145兆瓦。
AD9239采用先进的CMOS工艺制造，采用无铅/RoHS兼容的72引线LFCSP封装。其规定的工业温度范围为−40°C至+85°C。
产品亮点
1.四个ADC包含在一个节省空间的小包装中。
2.片上PLL允许用户提供一个ADC采样时钟，PLL分配并倍增以产生相应的数据速率时钟。
3.编码数据速率支持每个通道高达4.0 Gbps。编码包括加扰以确保正确的直流共模、嵌入式时钟和纠错。
4.AD9239由一个1.8伏电源供电。
5.灵活的同步方案和可编程模式引脚。
6.片上温度传感器。
功能框图
时序图
绝对最大额定值
超过绝对最大额定值的应力可能会对设备造成永久性损坏。这只是一个应力额定值；不暗示设备在本规范操作部分所述条件或任何其他条件下的功能操作。长时间暴露在绝对最大额定值条件下可能会影响设备的可靠性。
热阻
必须将暴露的叶片焊接到LFCSP包的接地层上。将暴露的桨叶焊接到客户板上增加了焊点的可靠性，最大限度地提高了封装的热容量。
典型的θJA、θJA和θJA值是为静止空气中的4层板指定的。气流增加散热，有效降低θJA。此外，与封装直接接触的金属从金属痕迹、通孔、接地和电源平面引出，减小了θJA。
典型性能特征
等效电路
操作理论
AD9239结构由差分输入缓冲器、前端采样保持放大器（SHA）和流水线开关电容ADC组成。在数字校正逻辑中，每个级的量化输出被组合成最终的12位结果。流水线结构允许第一级对新的输入样本进行操作，而其余的阶段则对之前的样本进行操作。采样发生在时钟的上升沿。
管道的每一级（不包括最后一级）由连接到开关电容DAC的低分辨率flash ADC和级间剩余放大器（例如，乘法数模转换器（MDAC））组成。剩余放大器放大了重构的DAC输出和流水线中下一级的flash输入之间的差异。每个阶段使用一位冗余，以便于闪存错误的数字校正。最后一级由一个flash ADC组成。
输入级包含一个差分SHA，可以在差分或单端模式下进行交流或直流耦合。管道ADC的输出由数据序列化器、编码器和CML驱动程序块转换成最终的串行格式。数据速率倍增器创建用于在CML输出端输出高速串行数据的时钟。
模拟输入注意事项
AD9239的模拟输入是一个差分缓冲器。该输入经过优化以提供卓越的宽带性能，并要求模拟输入进行差分驱动。如果采用单端信号驱动模拟输入，则信噪比和信噪比性能会下降。
为了获得最佳动态性能，驱动VIN+x和VIN−x的源阻抗应匹配，以使共模稳定误差对称。这些误差通过ADC的共模抑制来减小。一个小电阻每个输入端串联有助于降低从驱动源输出级注入的峰值瞬态电流。
此外，低Q电感器或铁氧体磁珠可以放置在输入的每一个支路上，以减少模拟输入端的高差分电容，从而实现ADC的最大带宽。在高频（IF）驱动变流器前端时，需要使用低Q电感器或铁氧体磁珠。一个并联电容器或两个单端电容器可以放置在输入端，以提供匹配的无源网络。这最终在输入端产生一个低通滤波器，以限制不必要的宽带噪声。参见AN-827应用说明和模拟对话文章“宽带A/D转换器的变压器耦合前端”（第39卷，2005年4月）以获取有关此主题的更多信息。通常，精确值取决于应用程序。
通过将ADC设置为差分配置中的最大跨距，可以实现最大的信噪比性能。对于AD9239，默认输入量程为1.25 V p-p。要为不同的输入量程配置ADC，请参阅寄存器18。为了获得最佳性能，应使用1.25 V p-p或更大的输入量程。
差分输入配置
有几种方法可以主动或被动地驱动AD9239；在任何一种情况下，都可以通过差分驱动模拟输入来实现最佳性能。例如，使用ADA4937差分放大器驱动AD9239为基带和第二奈奎斯特（~100 MHz IF）应用提供了卓越的性能和灵活的ADC接口（见图45和图46）。在任何一种应用中，1%的电阻应用于良好的增益匹配。还应注意的是，直流耦合配置将显示杂散性能的一些退化。如需进一步参考，请参阅ADA4937数据表。
对于信噪比是一个关键参数的应用，差动变压器耦合是推荐的输入配置（见图47至图49），以实现AD9239的真正性能。
无论配置如何，并联电容器C的值取决于输入频率，可能需要减小或移除。
单端输入配置
单端输入可以在成本敏感的应用程序中提供足够的性能。在这种配置中，由于输入共模摆幅不匹配，SFDR和失真性能会降低。如果应用需要单端输入配置，确保每个输入端的源阻抗匹配良好，以实现最佳性能。当VIN−x引脚终止时，1.25 V p-p的满标度输入可应用于ADC的VIN+x引脚。图51详细说明了典型的单端输入配置。
时钟输入注意事项
为获得最佳性能，AD9239采样时钟输入（CLK+和CLK-）应使用差分信号进行时钟控制。该信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚的内部偏置为1.2V，无需额外偏置。
图52显示了为AD9239计时的首选方法。低抖动时钟源使用射频变压器从单端信号转换为差分信号。穿过二次变压器的back-toback-Schottky二极管将进入AD9239的时钟偏移限制到大约0.8v的p-p差。这有助于防止时钟的大电压波动通过AD9239的其他部分供电，并保持信号的快速上升和下降时间，这对低抖动性能至关重要。
另一个选择是交流耦合差分PECL信号到采样时钟输入引脚，如图53所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9518系列时钟驱动器提供了出色的抖动性能。
在某些应用中，用单端CMOS信号驱动采样时钟输入是可以接受的。在这种应用中，CLK+应直接从CMOS栅极驱动，CLK-引脚应通过一个0.1μF电容器与一个39KΩ电阻器并联接地（见图55）。尽管CLK+输入电路电源为AVDD（1.8 V），但该输入设计为可承受高达3.3 V的输入电压，因此提供了多种驱动逻辑电压选择。
时钟占空比考虑因素
典型的高速adc使用两个时钟边缘来产生各种内部定时信号。因此，这些adc可能对时钟占空比很敏感。通常，时钟占空比需要5%的公差以保持动态性能特性。
AD9239包含一个占空比稳定器（DCS），该稳定器对非采样边缘进行重定时，提供具有50%额定占空比的内部时钟信号。这样就可以在不影响AD9239性能的情况下实现宽范围的时钟输入占空比。当DCS开启（默认）时，噪声和失真性能在很大的占空比范围内几乎没有变化。但是，有些应用可能需要关闭DCS功能。如果是这样，请记�。谡庵帜Ｊ较虏僮魇保段阅芸赡芑崾艿接跋�。有关使用此功能的更多详细信息，请参阅内存映射部分。
输入端上升沿的抖动是一个重要的问题，内部稳定电路并不能减少这种抖动。占空比控制回路在低于50 MHz标称时钟频率时不起作用。不建议此ADC时钟是动态的。动态移动时钟需要很长的等待时间，以便后端串行捕获重定时并重新同步到接收逻辑。这个长时间常数远远超过了DSC和PLL锁定和稳定所需的时间。只有在极少数情况下，才有必要禁用寄存器9的DCS电路（见表14）。建议保持DCS电路启用，以最大限度地提高交流性能。
时钟抖动注意事项
高速、高分辨率ADC对时钟输入的质量很敏感。在给定输入频率（fA）下，仅由于孔径抖动（tJ）而导致的信噪比下降可以通过以下公式计算：
在这个方程中，rms孔径抖动代表所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动。如果欠采样应用程序对抖动特别敏感（参见图57）。
在孔径抖动可能影响AD9239动态范围的情况下，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从另一种类型的源（通过选通、除法或其他方法）生成的，则应在最后一步中用原始时钟重定时。
请参阅AN-501应用说明，AN-756应用程序。
功率损耗
如图58至图60所示，AD9239消耗的功率与其时钟频率成正比。数字功耗变化不大，因为它主要由DRVDD电源和数字输出驱动器的偏置电流决定。
数字启动顺序
从AD9239输出的数字数据被编码和打包，这要求设备有一定的启动顺序。用户应初始化以下步骤，以便在接收逻辑处捕获相干数据。
1、 通过寄存器0的位5初始化软复位（见表14）。
2、 默认情况下，所有PGMx管脚自动初始化为同步管脚。这些引脚可用于在初始启动期间锁定FPGA定时和数据捕获。这些引脚分别对应于每个通道（PGM3=通道A）。
3、 每个同步管脚保持在低位，直到其各自的PGMx管脚接收到来自接收器的高信号输入，在此期间，ADC输出一个训练模式。
4、 训练模式默认为用户在寄存器19到寄存器20中实现的值。
5、 当接收器找到帧边界时，同步标识通过同步管脚或SPI写入被解除断言。ADC在下一个分组边界上输出有效数据。同步建立所需的时间高度依赖于接收机的逻辑处理。请参阅“开关规格”部分；开关定时与ADC通道直接相关。
6、 一旦设备的稳态操作发生，这些管脚可以通过使用寄存器53分配给备用选项（见表14）。所有其他管脚充当通用同步管脚。
为了使数字输出的每个信道之间的偏差和时间偏差最小化，应采取以下措施以确保每个信道数据包在其指定交换时间的±1时钟周期内。对于某些接收器逻辑，这不是必需的。
1、 通过外部PDWN引脚完全断电。
2、 通过外部复位引脚复位芯片。
3、 通过释放外部PDWN引脚来恢复电源。
数字输出和定时
AD9239具有差分数字输出，默认情况下通电。驱动电流在芯片上导出，并将每个输出端的输出电流设置为标称8毫安。每个输出都有一个100Ω动态内部终端，以减少不必要的反射。应在每个接收器输入端放置一个100Ω差动终端电阻器，以在接收器处产生标称800 mV p-p摆动。或者，可使用单端50Ω终端。当使用单端终端时，终端电压应为DRVDD/2；否则，交流耦合电容器可用于端接任何单端电压。
AD9239数字输出可与定制专用集成电路（ASIC）和现场可编程门阵列（FPGA）接收器接口，在噪声环境中提供卓越的切换性能。建议采用单点对点网络拓扑，并在尽可能靠近接收器逻辑的位置放置一个100Ω差分终端电阻器。如果使用直流耦合连接，数字输出的共模自动将自身偏置到接收器电源的一半（即，对于1.8 V的接收器电源，共模电压为0.9 V）。对于不在DRVDD电源范围内的接收器逻辑，应使用交流耦合连接。只需在每个输出引脚上放置一个0.1μF电容器，并在靠近接收器侧的位置引出一个100Ω差分终端。
如果没有远端接收器终端或差分跟踪路由，可能会导致定时错误。为避免此类定时误差，建议记录道长度小于6英寸，并且差分输出记录道应靠近，且长度相等。
图63显示了标准FR-4材料上的数字输出（默认）数据眼和时间间隔误差（TIE）抖动直方图，记录道长度小于6英寸。图64显示了标准FR-4材料上超过12英寸的迹线长度示例。请注意，TIE jitter直方图反映了当边缘偏离理想位置时，数据眼睛张开度的减少。当迹线长度超过6英寸时，用户有责任确定波形是否符合设计的时序预算。
附加的SPI选项允许用户进一步增加所有四个输出的输出驱动器电压摆幅，以驱动更长的记录道长度（见表14中的寄存器15）。尽管这会在数据边缘产生更大的上升和下降时间，并且不太容易发生误码，但使用此选项时，DRVDD电源的功耗会增加。有关更多详细信息，请参阅内存映射部分。
输出数据的格式默认为偏移二进制。输出编码格式示例见表8。
要将输出数据格式更改为twos补码或格雷码，请参阅内存映射部分。
来自每个ADC的数据被序列化并在单独的通道上提供。每个串行流的数据速率等于N位乘以采样时钟速率倍，此外还需要考虑8位报头和纠错的一些开销，最大为3.15 Gbps（即，12位×210 MSPS×25%=3.15 Gbps）。最低的典型时钟速率是100毫秒/秒。对于低于100毫秒/秒的时钟速率，请参阅SPI内存映射中的寄存器21。此选项允许用户调整PLL环路带宽，以便使用低至50msps的时钟速率。
寄存器14允许用户从其标称状态反转数字输出。这不应与将串行流反转为LSB-first模式相混淆。在默认模式下，如图2所示，MSB位于数据输出串行流中的第一个。然而，这可以反转，以便LSB在数据输出串行流中是第一个。
有八个数字输出测试模式选项可通过SPI启动。在验证接收机捕获和定时时，此功能非常有用。有关可用的输出位排序选项，请参阅表9。有些测试模式有两个连续的单词，可以根据所选的测试模式以各种方式交替。需要注意的是，有些模式不符合数据格式选择选项。此外，可以在0x19、0x1A、0x1B、0x1C、0x1D、0x1E、0x1F和0x20寄存器地址中分配自定义用户定义的测试模式。
PN序列短模式产生每2−1或511比特重复自身的伪随机比特序列。
PN序列长模式产生一个伪随机比特序列，每2−1或8388607比特重复一次。
有关如何通过SPI更改这些附加数字输出定时特性的信息，请参阅内存映射部分。
数字输出加扰器及纠错码
来自AD9239的数据以64位的数据包串行发送。这些数字源于输出数据流为16×编码时钟的必要性。数据包包括报头、数据和纠错码（即，8位报头+48位数据（4个转换）+8位ECC=64位）。12位协议如图2和表1所示。
纠错码
纠错码（ECC）是一种易于实现的汉明码。在传输过程中，ECC使用七位来纠正一个错误或检测一个或两个错误。
ECC的MSB始终为0，不用于检测错误。ECC的六个LSB是给定位的异或的结果（参见图68到图75）。这些位允许对报头和数据字段中的任何位进行奇偶校验。
在计算出Hamming奇偶校验位之后，第七个奇偶校验位被应用于整个分组。此奇偶校验允许纠正数据或ECC位中的错误。
在一般实现中，奇偶校验位位于2个位置的幂次方，但是从这些位置提取并放在分组的末尾。图68到图75显示了哪些报头和数据位与奇偶校验位相关联。
在接收器中，执行这些奇偶校验并计算接收器奇偶校验位。接收到的奇偶校验位和计算出的奇偶校验位之间的差表示哪个位出错了。
扰频器
AD9239上有三个扰频器。扰频器是以太网扰频器（x58+x39+1）、SONET扰频器（x7+x6+1）和静态逆变扰频器（在分组中的设定位置反转比特）。扰频器用于帮助平衡包中1和0的数量。
以太网和SONET加扰器对整个数据包（64位）、报头和数据（56位）或仅对数据（48位）进行加扰。扰频器在解扰端或接收端自同步，不需要额外的同步位。要获取以太网或SONET扰码器代码的副本，请发送电子邮件至高速变频器@模拟网. 图65和图66显示了以太网和SONET加扰器的串行实现。并行实现允许扰频器和解扰器以较低的时钟速率运行，并且可以在接收机的结构中实现。
以太网和SONET加扰器的串行实现更容易显示正在做什么。并行实现必须从串行实现派生。最终产品取决于需要并行处理多少位。对于扰频器，即使在56位和48位的情况下也要处理64位。为了在56位和48位上实现这一点，两个样本的一部分用于填充输入字的其余部分。
逆变器平衡示例
反相器实现使用预先确定的位位置来平衡转换器中的超量程条件（全部为1或全部为0）。所有的情况下都会出现反转，而不仅仅是超量程的情况。
解扰器可以基于用户的任意位数选择处理。在基于反相器的扰码器中，分组是基于超范围条件来平衡的。如果每个数据包都是平衡的，那么比特流应该是平衡的。代替从一个包到另一个包的随机序列，某些反转被设置在包内的预定比特位置。这使得解码可以在接收端完成。图67显示了12位数据情况下数据包中的反相器以及报头中的反相器顺序。
表11显示了各种情况下的数据包平均值。
如果模拟信号超出范围，则超出范围的正值和超出范围的负值应大致相同。不加扰和仅加扰数据的平均值大致相同。如果报头用于指示超出范围，则12位情况下的平衡将得到改善。
计算汉明码的奇偶校验位
汉明比特的定义如下。图中给出了一个12位示例的定义。汉明奇偶校验位交织在数据中。这样可以更容易地看到数字关系。接收端的解码只是反转。另一份文件将说明如何正确纠正传输中的错误。
p8位（奇偶校验位的MSB）始终为0。p7位是计算完其他奇偶校验位后，整个数据包的奇偶校验位。
温度输出引脚
TEMPOUT引脚可用作过程温度传感器来监测器件的内部模具温度。该引脚的典型输出为734毫伏，时钟频率为250毫秒/秒，负温升系数为−1.12毫伏/摄氏度。该引脚的电压响应如图76所示。
RBIAS引脚
要设置ADC的内部核心偏置电流，在接地和RBIAS引脚之间放置一个电阻器（名义上等于10.0 kΩ）。电阻电流在芯片上导出，并将ADC的AVDD电流设置为250 MSPS时的标称725 mA。因此，必须在该电阻器上使用1%或更小的公差，以获得一致的性能。
VCMx引脚
通过VIN x的外部驱动电压，可以为VIN x的外部输入+V提供一个参考电压。当连接外部设备（如放大器或变压器）与模拟输入接口时，可能需要这些引脚。
复位引脚
复位引脚将所有SPI寄存器设置为其默认值和数据路径。使用此引脚需要用户重新同步数字输出。该引脚仅允许1.8 V电压。
PDWN引脚
当断言为高电平时，PDWN引脚关闭所有ADC通道，包括输出驱动器。此功能可以更改为备用功能。见表14中的寄存器8。使用此功能，用户可以将所有频道置于待机模式。输出驱动器发送伪随机数据，直到使用寄存器14禁用输出。
通过断言PDWN引脚高，AD9239被置于断电模式，关闭参考、参考缓冲器、PLL和偏置网络。在这种状态下，ADC通常消耗3mw。如果任何SPI特性在断电功能启用之前被更改，则在PDWN被拉低后芯片继续工作，而不需要重置。当PDWN引脚拉低时，AD9239返回正常工作模式。该引脚仅允许1.8 V电压。
SDO引脚
SDO引脚用于需要4线SPI模式操作的应用。为了正常工作，它应该通过一个10 kΩ的电阻器与AGND相连。或者，设备引脚可以保持打开，345Ω内部下拉电阻器将该引脚拉低。该引脚仅符合1.8 V逻辑。
SDI/SDIO引脚
SDI/SDIO引脚用于需要4线或3线SPI模式操作的应用。为了正常工作，它应该通过一个10 kΩ的电阻器与AGND相连。或者，装置引脚可以保持打开状态，30kΩ的内部下拉电阻将该引脚拉低。该引脚仅允许1.8 V电压。
SCLK引脚
对于正常操作，SCLK引脚应通过一个10 kΩ的电阻器连接到AGND。或者，装置引脚可以保持打开，30kΩ的内部下拉电阻器将该引脚拉低。该引脚仅允许1.8 V电压。
CSB引脚
正常工作时，CSB引脚应通过一个10 kΩ的电阻器与AVDD相连。或者，装置引脚可以保持打开状态，26kΩ的内部上拉电阻将该引脚拉高。通过将CSB引脚绑定到AVDD，所有SCLK和SDI/SDIO信息都将被忽略。相比之下，通过将CSB引脚绑低，SDO和SDI/SDIO引脚上的所有信息都写入设备。此功能允许用户在必要时减少对设备的跟踪数。该引脚仅允许1.8 V电压。
PGMx引脚
默认情况下，所有PGMx管脚都自动初始化为同步管脚。这些引脚用于在初始启动期间锁定FPGA定时和数据捕获。这些引脚分别对应于每个通道（PGM3=通道A）。同步管脚应拉低，直到该管脚接收到来自接收器的高信号输入，在此期间，ADC输出一个训练字。训练字默认为用户在寄存器19到寄存器20中实现的值。当接收器找到帧边界时，同步标识被解除断言为高电平，ADC在下一个分组边界上输出有效数据。
一旦设备发生稳态操作，这些管脚可使用表14中的寄存器53分配为备用选项。所有其他管脚更改为全局同步管脚。
该引脚仅允许1.8 V电压。
串行端口接口（SPI）
AD9239串行端口接口允许用户通过ADC中提供的结构化寄存器空间为特定功能或操作配置转换器。这可能为用户提供额外的灵活性和定制，具体取决于应用程序。地址通过串行端口访问，可以通过该端口写入或读取。内存被组织成字节，这些字节可以进一步划分为字段，如内存映射部分中所述。详细的操作信息可以在模拟设备公司，AN-877应用说明中找到，通过SPI接口到高速ADC。
四个引脚定义SPI:SCLK、SDI/SDIO、SDO和CSB（见表12）。SCLK引脚用于同步呈现给ADC的读写数据。SDI/SDIO引脚是一个双用途引脚，它允许向内部ADC内存映射寄存器发送和读取数据。CSB引脚是一个激活的低电平控制，用于启用或禁用读写循环。
CSB的下降沿和SCLK的上升沿共同决定帧序列的开始。在指令阶段，传输一条16位指令，随后传输一个或多个数据字节，由位字段W0和位字段W1确定。图78和表13提供了串行定时及其定义的示例。
在正常操作期间，CSB用于向设备发出信号，指示要接收和处理SPI命令。当CSB降低时，设备处理SCLK和SDI/SDIO来执行指令。通常，在通信周期完成之前，CSB保持在低水平。然而，如果连接到一个速度慢的设备，CSB可以在字节之间调高，从而允许老的微控制器有足够的时间将数据传输到移位寄存器中。当传输一个、两个或三个字节的数据时，CSB可能会暂停。当W0和W1设置为11时，设备进入流模式并继续处理数据，无论是读还是写，直到CSB取高结束通信循环。这使得完全的内存传输不需要额外的指令。不管是哪种模式，如果CSB在字节传输过程中处于高位，SPI状态机将重置，设备将等待新的指令。
除了操作模式外，SPI端口配置还影响AD9239的工作方式。对于不需要控制端口的应用程序，可以将CSB线绑在高处。这会将SDI/SDIO引脚置于其辅助模式，如SDI/SDIO引脚部分所定义。CSB也可以绑低以启用2线模式。当CSB处于低位时，SCLK和SDI/SDIO是通信所需的唯一引脚。虽然设备在通电期间是同步的，但用户应确保串行端口在使用此模式时与CSB线路保持同步。在双线模式下运行时，建议独占使用1、2或3字节传输。没有活动的CSB线路，可以进入流模式，但不能退出。
除了字长之外，指令阶段还决定串行帧是读操作还是写操作，允许串行端口同时用于对芯片进行编程并读取片上存储器的内容。如果指令是回读操作，则执行回读操作会导致SDI/SDIO引脚在串行帧的适当点从输入变为输出。
数据可以在MSB-或LSB-first模式下发送。MSB first模式是加电时的默认模式，可以通过调整配置寄存器来更改。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI接口到高速ADC。
硬件接口
表12中所述的管脚构成用户编程设备和AD9239串行端口之间的物理接口。使用SPI时，SDO、SCLK和CSB引脚作为输入。SDI/SDIO引脚是双向的，在写入阶段作为输入，在回读期间作为输出。
如果多个SDI/SDIO引脚共用一个公共连接，应注意确保满足适当的VOH电平。假设每个AD9239的负载相同，图77显示了可以连接在一起的SDI/SDIO引脚的数量以及由此产生的VOH电平。该接口足够灵活，可以由串行PROM或PIC微控制器控制，为用户提供了一种替代方法，而不是完全SPI控制器，来编程ADC（参见an-812应用说明）。
对于希望在不使用ADC的情况下操作ADC的用户从CSB、SCLK、SDO和SDI/SDIO引脚上移除所有连接。通过断开这些引脚与控制总线的连接，ADC可以在其最基本的操作中工作。每一个引脚都有一个内部终端，浮动到各自的水平。
内存映射
读取内存映射表
内存映射寄存器表（表14）中的每一行有8个位位置。内存映射分为三个部分：芯片配置寄存器（地址0x00到地址0x02）、设备索引和传输寄存器（地址0x05和地址0xFF）以及ADC功能寄存器（地址0x08到地址0x53）。
内存映射的最左边一列表示寄存器地址号，默认值显示在第二个最右边的列中。第7位列是给定的默认十六进制值的开始。例如，地址0x09，时钟寄存器，有一个默认值0x01，这意味着比特7=0，比特6=0，比特5=0，比特4=0，比特3=0，比特2=0，比特1=0，比特0=1，或者二进制的0000 0001。此工作循环的默认设置为稳定器接通。通过在寄存器0xFF（传输位）中写入0到0位，然后在寄存器0xFF（传输位）中写入0x01，占空比稳定器关闭。重要的是在每个写入序列之后都有一个传输位来更新SPI寄存器。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI接口到高速ADC。
保留位置
除非写入本数据表中建议的默认值，否则不应写入未定义的内存位置。值标记为0的地址应视为保留地址，并在通电期间将0写入其寄存器。
默认值
当AD9239从复位中出来时，关键寄存器被预先加载了默认值。这些值如表14所示，其中X表示未定义的特性。
逻辑电平
对各种寄存器的解释如下：“bit is set”与“bit is set to Logic 1”或“writing Logic 1 for the bit”同义。同样，“clear a bit”与“bit is set to”同义“逻辑0”或“为位写入逻辑0”。
电源和接地建议
将电源连接到AD9239时，建议使用两个单独的1.8 V电源：一个用于模拟（AVDD）和一个用于数字（DRVDD）。如果只有一个电源可用，则应首先将其路由至AVDD，然后分接并用铁氧体磁珠或滤波扼流圈隔离，然后再为DRVDD提供去耦电容器。用户可以使用几种不同的去耦电容器来覆盖高频和低频。它们应位于靠近印刷电路板（PCB）水平的入口点，并靠近零件，且轨迹长度最小。
使用AD9239时，一个PCB接地平面就足够了。通过对PCB的模拟、数字和时钟部分进行适当的解耦和智能划分，可以轻松实现最佳性能。
暴露桨叶热段塞建议
为了达到AD9239的最佳电性能和热性能，需要将AD9239下面的裸露挡板连接到模拟地（AGND）。PCB上的一个暴露的连续铜平面应与AD9239暴露的拨杆（引脚0）相匹配。铜平面应具有多个通孔，以实现尽可能低的热电阻路径，以使散热流经PCB底部。这些通孔应使用不导电环氧树脂填充或堵塞。
为了最大限度地提高ADC和PCB之间的覆盖率和附着力，通过在PCB上覆盖一个丝网将连续的铜平面分割成几个均匀的部分。在回流焊过程中，这在ADC和PCB之间提供了几个连接点，而使用一个没有分区的连续平面保证只有一个连接点。参见图79了解PCB布局例子。
外形尺寸
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