功能应用程序
•12位双传输DAC
•200 MSPS更新率
•单电源：3.0 V-3.6 V
•高SFDR:85 dBc，5 MHz
•高IMD3:78 dBc，15.1和16.1 MHz
•WCDMA ACLR:30.72 MHz时为70 dB
•独立或单电阻增益控制
•双数据或交叉数据
•片上1.2-V基准
•低功率：330兆瓦
•断电模式：15兆瓦
•包装：48针TQFP
应用
•蜂窝基站收发站发射信道
–CDMA:W-CDMA、CDMA2000、IS-95
–TDMA:GSM、IS-136、EDGE/UWC-136
•医疗/测试仪器
任意波形发生器
•直接数字合成（DDS）
•电缆调制解调器终端系统（CMTS）
说明
DAC5662是一个单片双通道12位高速数模转换器（DAC），具有片内基准电压。
DAC5662的更新率高达200毫秒/秒，具有卓越的动态性能和紧密的增益和偏移匹配，这些特性使其适用于I/Q基带或直接中频通信应用。
每个DAC具有高阻抗差分电流输出，适用于单端或差分模拟输出配置。外部电阻器允许单独或一起缩放每个DAC的满标度输出电流，通常在2 mA和20 mA之间。精确的片内基准电压经过温度补偿，并提供稳定的1.2V参考电压。或者，可以使用外部参照。
DAC5662有两个带独立时钟和数据锁存器的12位并行输入端口。为了灵活性，DAC5662还支持在交织模式下操作时在一个端口上为每个DAC复用数据。
DAC5662专门设计用于带有50Ω双端接负载的差动变压器耦合输出。对于20毫安满标度输出电流，支持4:1阻抗比（产生4 dBm输出功率）和1:1阻抗比变压器（-2 dBm输出功率）。
DAC5662提供48针薄方形扁平封装（TQFP）。系列成员之间的引脚兼容性提供12位（DAC5662）和14位（DAC5672）分辨率。此外，DAC5662与DAC2902和AD9765双DAC引脚兼容。该装置的特点是可在-40°C至85°C的工业温度范围内工作。
典型特征
数字输入和定时
数字输入
DAC5662的数据输入端口接受标准的正编码，数据位D11是最高有效位（MSB）。转换器输出支持高达200毫秒/秒的时钟速率。最佳性能通常是通过对称的写入和时钟占空比实现的；但是，只要满足定时规范，占空比可能会有所不同。类似地，设置和保持时间可以在其指定的限制内选择。
DAC5662的所有数字输入都与CMOS兼容。图16和图17显示了DAC5662的等效CMOS数字输入的示意图。12位数字数据输入遵循偏移正二进制编码方案。DAC5662设计用于在3V至3.6V的数字电源（DVDD）下工作。
输入接口
DAC5662具有模式引脚选择的两种工作模式，如下表所示：
•对于双总线输入模式，该设备基本上由两个独立的DAC组成。每个DAC都有自己独立的数据输入总线、时钟输入和数据写入信号（数据锁存）。
•在单总线交叉模式下，数据应在I通道输入总线处交叉显示。此模式下不使用Q通道输入总线。时钟和写入输入现在由两个DAC共享。
双总线数据接口和定时
在双总线模式下，模式引脚连接到DVD。DAC5662内的两个转换器通道由两个独立的12位并行数据端口组成。每个DAC通道由其自己的一组写入（WRTA、WRTB）和时钟（CLKA、CLKB）线控制。WRT线控制信道输入锁存器，CLK线路控制DAC锁存器。数据首先由WRT线的上升沿加载到输入锁存器中。
内部数据传输需要正确的写入和时钟输入序列，因为实际上两个具有相同周期（但可能不同相位）的时钟域被输入到DAC5662。这是由时钟上升沿和写入输入上升沿之间的最小时间要求来定义的。这实质上意味着CLK的上升沿必须同时出现或在WRT信号的上升沿之前。如果时钟上升沿发生在写入上升沿之后，则应保持至少2 ns的延迟。注意，当时钟和写入输入被外部连接时，这些条件就满足了。注意，所有的规格都是在WRT和CLK线路连接在一起的情况下测量的。
单总线交叉数据接口与时序
在单总线交错模式下，模式引脚连接到DGND。图19显示了时序图。在交错模式下，I和Q通道共享写入输入（WRTIQ）和更新时钟（CLKIQ和内部CLKDACIQ）。多路复用逻辑将I信道输入总线上的输入字定向到I信道输入锁存器（SELECTIQ高）或Q信道输入锁存器（SELECTIQ低）。当SELECTIQ为高时，通过再次向其输入呈现锁存器输出数据来保留Q通道锁存器中的数据值。当SELECTIQ较低时，通过向输入端呈现锁存器输出数据来保留I信道锁存器中的数据值。
在交织模式下，I信道输入数据速率是DAC核心更新速率的两倍。在双总线模式下，保持写入和时钟输入的正确顺序很重要。边缘触发触发器将LAND和Q通道输入字锁定在写入输入（WRTIQ）的上升沿。这些数据显示在写入输入的下沿上的I和Q-DAC锁存器。在将DAC5662时钟输入呈现给DAC锁存器之前，将其除以系数2。
I和Q通道数据的正确配对由RESETIQ完成。在交错模式下，时钟输入CLKIQ被二除，这将转化为CLKIQ和CLKDACIQ上升沿之间的非确定性关系。然而，RESETIQ确保CLKDACIQ上升沿相对于DAC锁存器输入处的数据的正确位置被确定。当RESETIQ高时，CLKDACIQ被禁用（低）。
操作理论
DAC5662的体系结构使用电流控制技术来实现快速切换和高更新率。单片DAC中的核心元件是一个分段电流源阵列，设计用于提供高达20毫安的满量程输出电流。内部解码器在每次DAC更新时寻址差分电流开关，并通过将所有电流转向输出求和节点IOUT1和IOUT2形成相应的输出电流。互补输出提供差分输出信号，与单端操作相比，通过减少偶数次谐波、共模信号（噪声）和将峰值到峰值输出信号摆幅增加两倍来改善动态性能。
分段结构显著降低了故障能量，提高了动态性能（SFDR）和DNL。电流输出保持一个非常高的输出阻抗大于300 kΩ。
当GSET为高（单电阻模式）时，两个DAC的满标度输出电流由内部参考电压（1.2 V）和连接到BIASJđA的外部电阻器RSET的比率决定。当GSET较低时（双电阻模式），每个DAC的满标度输出电流由内部参考电压（1.2 V）和连接到BIASJ_A和BIASJ_B的独立外部电阻器RSET的比率决定。所得IREF在内部乘以系数32，以产生有效的DAC输出电流，其范围可从2 mA到20 mA，具体取决于资源集。
DAC5662分为数字部分和模拟部分，每个部分通过其自己的电源引脚供电。数字部分包括边缘触发的输入锁存器和解码器逻辑，而模拟部分包括电流源阵列及其相关开关和参考电路。
DAC传递函数
DAC5662中的每个DAC都有一组互补电流输出，IOUT1和IOUT2。满标度输出电流IOUTFS是两个互补输出电流的总和：
单个输出电流取决于DAC代码，可以表示为：
其中Code是DAC数据输入字的十进制表示。此外，IOUTFS是参考电流IREF的函数，它由参考电压和外部设置电阻（RSET）决定。
在大多数情况下，互补输出驱动电阻负载或终端变压器。每个输出端的信号电压根据：
负载电阻值受DAC5662输出符合性规范的限制。为保持规定的线性性能，IOUT1和IOUT2的电压不应超过最大允许的合规范围。
总差分输出电压为：
模拟输出
DAC5662提供两个互补电流输出，IOUT1和IOUT2。图20所示为表示模拟级输出的简化拓扑图。IOUT1和IOUT2的输出阻抗由差分开关、电流源和相关寄生电容并联组合而成。
可能在两个输出端IOUT1和IOUT2处产生的信号电压摆幅受到正负合规性的限制。负极限-1V是由CMOS工艺的击穿电压给出的，超过该限值会损害DAC5662的可靠性，甚至会造成永久性损坏。当满标度输出设置为20毫安时，正合规性等于1.2伏。请注意，对于选定的输出电流IOUTFS=2毫安，合规范围减小到约1伏。应注意，DAC5662的配置不超过柔度范围，以避免失真性能和积分线性度的退化。
最佳失真性能通常在最大满标度输出信号限制在约0.5vpp的情况下实现。对于50Ω双端接负载和20毫安满标度输出电流而言，就是这种情况。通过选择合适的变压器，同时保持IOUT1和IOUT2的最佳电压水平，可以使各种负载适应DAC5662的输出。此外，将差分输出配置与变压器结合使用将有助于实现优良的失真性能。共模误差，如偶数次谐波或噪声，可以大大减少。在高输出频率的情况下尤其如此。
对于需要最佳失真和噪声性能的应用，建议选择20毫安的满标度输出。对于需要低功耗的应用，可以考虑2毫安的较低满量程范围，但可以容忍性能水平的轻微降低。
输出配置
DAC5662的电流输出允许多种配置。如前所述，利用转换器的差分输出产生最佳的动态性能。这种差分输出电路可以由RF变压器或差分放大器配置组成。变压器配置是大多数交流耦合应用的理想配置，而运算放大器将适用于直流耦合配置。
对于需要单极输出电压的应用，可以考虑单端配置。将一个电阻从任一个输出端接地，将输出电流转换为一个接地参考电压信号。为了通过保持虚拟接地来改善直流线性，可以考虑I-To-V或运放配置。
变压器差动
使用射频变压器提供了一种将差分输出信号转换为单端信号的方便方法，同时实现了优异的动态性能。应根据输出频谱和阻抗要求仔细选择合适的变压器。
差分变压器配置的优点是显著减少共模信号，从而改善在较宽频率范围内的动态性能。此外，通过选择合适的阻抗比（绕组比），变压器可用于提供最佳阻抗匹配，同时控制转换器输出的合规电压。
图21和图22显示了阻抗比分别为1:1和4:1的50Ω双端接变压器配置。注意，变压器一次输入的中心抽头必须接地，以启用直流电流。施加20毫安满标度输出电流将导致1:1变压器的0.5-Vpp输出和4:1变压器的1-Vpp输出。一般来说，1:1变压器配置的输出失真稍好，但4:1变压器的输出功率将高出6dB。
单端配置
图23显示了单端输出配置，其中输出电流IOUT1流入25Ω的等效负载电阻。节点IOUT2应连接到AGND或用25Ω的电阻器连接到AGND。当施加20毫安满标度输出电流时，25Ω的额定电阻负载产生1vpp的差分输出摆幅。
参考操作
内部参考
DAC5662具有片上参考电路，该电路包括1.2V带隙基准和两个控制放大器，每个DAC一个。DAC5662的满标度输出电流IOUTFS由参考电压VREF和电阻器RSET的值决定。IOUTF可通过以下公式计算：
参考控制放大器作为一个V-I转换器工作，产生一个参考电流IREF，IREF由VREF和RSET的比值决定（见等式9）。满标度输出电流IOUTFS是由IREF乘以一个固定因子32得到的。
使用内部参考时，2-kΩ电阻值可产生大约20 mA的满标度输出。应考虑公差为1%或更高的电阻器。选择更高的值，输出电流可以从20毫安调整到2毫安。出于降低总功耗、改善失真性能或观察给定负载条件下的输出顺应性电压限制的原因，在低于20毫安的输出电流下操作DAC5662可能是可取的。
建议使用0.1μF或更高的陶瓷芯片电容器绕过EXTIO引脚。控制放大器内部补偿，其小信号带宽约为300 kHz。
外部参考
只需在EXTIO引脚上施加一个外部参考电压，就可以禁用内部基准，在这种情况下，EXTIO引脚起到输入的作用。对于需要更高精度和漂移性能或增加动态增益控制能力的应用，可以考虑使用外部基准。
虽然建议将0.1-μF电容器用于内部基准，但对于外部基准操作，电容器是可选的。参考输入EXTIO具有高输入阻抗（1 MΩ），可以很容易地由各种电源驱动。注意，外部基准的电压范围应保持在参考输入的符合性范围内。
增益设置选项
DAC5662上的满标度输出电流可以通过两种方式设置：单独为两个DAC通道中的每一个通道设置，或者同时为两个通道设置。对于独立增益设置模式，GSET引脚（引脚42）必须低（即连接到AGND）。在这种模式下，需要两个外部电阻器-一个RSET连接到BIASJ U A引脚（引脚44），另一个连接到BIASJ U B引脚（引脚41）。在这种配置中，用户能够灵活地独立地设置和调整每个DAC的满标度输出电流，允许补偿发射信号路径内其他地方可能的增益不匹配。
或者，使GSET引脚高（即连接到AVDD），DAC5662切换到同步增益设置模式。现在，两个DAC通道的满标度输出电流仅由一个连接到BIASJ U A引脚的外部RSET电阻器决定。BIASJ_2引脚处的电阻器可以被移除，但是这不是必需的，因为该引脚在这种模式下不起作用，并且电阻器对增益方程没有影响。
睡眠模式
DAC5662具有断电功能，如果不存在时钟，可以使用该功能在指定的电源范围内将总电源电流降低到3.5 mA以下。在休眠引脚上应用逻辑高启动掉电模式，而逻辑低启用正常操作。当保持不连接时，内部有源下拉电路可使转换器正常工作。
机械数据
注：A、所有线性尺寸单位均为毫米。
B、 本图纸如有更改，恕不另行通知。
C、 属于JEDEC MS-026
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